信道均衡已经成为实现当今高速串行链路的基本机制。有许多均衡方案，如发射机强调，接收机CTLE(连续时间线性均衡器)，FFE(前馈均衡器)，DFE(决策反馈均衡器)，和FEC(前向纠错)，可以设计和在链路中的不同位置使用。虽然这些EQ方案有一般的理论，但实际使用、实现、约束，以及最重要的是，这些EQ组件对各种类型的通道营养的有效性并不为人所知或有文献记载。此外，随着数据速率达到112Gbps及以上，以及收发电路设计和半导体工艺节点的进步，当这些EQ方案实施时，在复杂性和成本方面会有或将会有变化。
在本文中，我们解释和研究了上述每种EQ方案的理论、实现、约束和成本。在此基础上，定量分析了各均衡器方案对通道疾病的有效性。性能矩阵由模拟图的高度/宽度、信噪比(SNR)等给出。通过设计实验，利用现实的渠道。开云体育官网登录平台网址本文的主要内容如下:
- 信道均衡方案的理论和原理:发射机预/去强调，接收机CTLE, FFE, DFE和FEC。
- 每个EQ方案的实现、约束和成本:我们比较了各种类型的EQ实现技术，例如模拟和基于adc的设计，以及它们的权衡。
- EQ有效性分析:我们将从信道特性、噪声处理和EQ配置方面进行实验设计，以检验每种EQ方案的性能。
最后，我们将通过从链接层面的发现和结果来总结研究，并对链接设计进行贸易分析。
信道均衡方案概述
当PCISIG推出数据速率为5.0Gbps的第二代PCI-Express标准时，有线线路信道均衡开始成为高速I/O (HSIO)链路的典型特征。在PCI-Express Gen. 2链路中提供的是发射机重点。从那时起，HSIO数据速率每2到3年翻一番[1]。信道均衡技术已成为高速增长[2][3]的关键使能技术。在当今最先进的50~56Gbps串行链路设备中，我们可以发现部署了各种类型的均衡方案。
信道均衡方案的主要目标是提高链路末端的信噪比和失真比。原因不亚于我们希望通过使用接收器中的数据切片器来恢复从源传输的信息。由于传输的波形会受到信道分量的扭曲和降级，例如ISI(符号间干扰)，抖动[4]，这是由通信介质的带宽引起的，来自参考源和时钟分布网络的定时变化，以及来自串扰电源和配电网络的噪声[4]，均衡器的工作是将这些非理想性最小化，以便接收机能够以更高的置信度检测和恢复信息。
发射器(TX)重点
TX重点是一种模拟波形处理，在过渡处引入可控峰值。有效地，该方案用高通滤波器对TX输出波形进行预处理，高通滤波器的特征是峰值和肩之间的电压差以及波形峰值部分的时间持续时间(见图1)。在实现方面，当峰值信号添加到原始TX输出波形中时，会导致比原始非强调波形更大的峰到峰振幅，这被称为TX预强调。另一方面，如果TX输出波形的肩部部分被抑制，同时保持相同的峰峰振幅，则称为去强调。
TX重点通常不随链接速度缩放，因为峰值持续时间由TX的驱动电路设计固定，其中峰值将由每个数据转换触发。因此，该算法在固定的数据速率范围内有效，当链路的数据速率远离设计目标频率时，其均衡性能下降。此外，补偿只能应用于主游标。TX强调，由于其独特的特性，可以提供子游标通道补偿，其中峰值频率可以大于TX FIR方法(见下文)。
发射机冷杉
TX FIR的全称是带有FIR EQ(有限脉冲响应均衡器)的发射机。TX FIR使用FIR滤波器进行均衡，并且FIR与发送器时钟同步，如图2所示。与TX强调方案相比，TX FIR提供了几个优势:
- 由于FIR是时钟驱动的，因此TX均衡与链路数据速率相关
- 多抽头FIR可以更好地补偿不同的信道特性
- TX FIR可以同时补偿游标前和游标后ISI
实现明智的[5]，TX FIR比TX重点更复杂，需要一个时钟源。TX FIR通常受到峰值功率约束，其中最大输出振幅将被限制在非均衡振幅水平。由于峰值功率的限制，TX FIR将降低有效平均输出幅值，从而降低链路末端接收的能量。
RX CTLE
RX CTLE是接收机连续时间线性均衡器。RX CTLE电路[6]具有补偿或反转信道频率响应的频率响应(见图3)。如果设计得当，它将导致相对平坦的频率响应，从而将接收到的信号恢复到原始形式。RX CTLE可以是主动的，它可以增强输出信号的振幅，也可以是被动的，它可以衰减输入信号的低频内容。主动和被动CTLE设计各有优缺点。例如，有源CTLE设计通常可以提高信噪比，但它可能受到非线性行为的影响，如直流增益压缩。无源CTLE设计通常是线性的，但会导致更小的输出信号电平。
CTLE能够补偿前游标和后游标ISI，通常是节能的。电路设计人员可以产生一个可调的CTLE设计，其中其交流增益和直流增益可以调整以匹配通道特性。由于这些特性，CTLE存在于几乎所有的HSIO接收机设计中。
RX FFE
RX FFE代表接收机前馈均衡器。理论上，RX FFE等价于TX FIR，因为它们都是基于FIR和线性[6]。当RX FFE在模拟域中实现时，将需要一系列延迟线，其中传入信号将被缓冲，并根据FFE系数求和或减法(见图4)。否则，FFE也可以在位或符号级实现，其中均衡化通过FFE系数和采样输入数据流的符号级卷积完成。RX FFE通常与一种自适应方案配对，其中FFE系数来自信道特性。虽然RX CTLE和FFE都是线性均衡器，但FFE的自适应特性使其在处理各种各样的通道时更加通用。开云体育官网登录平台网址
在许多方面，RX FFE的设计、实现和使用成本更高。首先，FFE需要时钟才能运行。这意味着接收器要么能够从传入信号中恢复时钟计时，要么知道链路的工作频率。这对于模拟FFE设计尤其具有挑战性。我们将在以下部分进行进一步讨论。
RX教育部
RX DFE代表接收机决策反馈均衡器。DFE使用IIR(无限脉冲响应)结构，其中使用DFE系数调整的过去决策(由切片器块确定的数据符号)的和来最小化目标符号级别的误差(见图5)。DFE与上述EQ方案相比有几个明显的优势:首先，由于其IIR结构，DFE可以纠正大量的ISI，对于某些信道特征的tap长度相对较短。其次，由于决策没有噪声，DFE能够补偿信道ISI，但不会放大来自链路和设备的噪声。
像RX FFE一样，DFE需要一个时钟来运行。因此，在实施和运营方面，它比CTLE更昂贵。此外，由于其反馈方案，一旦做出错误的决策，它也会受到突发错误的影响，因为它将导致连续的输出错误。突发误差会影响前向纠错(FEC)的性能。我们将在后面的章节中进一步讨论这个主题。
前向纠错(FEC)
当数据速率达到25Gbps及以上时，前向纠错[7]已成为串行链路的重要组成部分。原因是要实现预期的误码率10变得更具挑战性-12年或10-15年仅使用均衡方案(特别是考虑到不断缩小的时间预算和接收机的小接收信号)。FEC可使信噪比或误码率提高104到109当链路中存在突发误差时，只存在随机误差或较少的随机误差。
锁相环和时钟与数据恢复(CDR)
在串行链路中，锁相环和CDR通常不被认为是EQ方案的一部分。然而，它们在串行链路的性能中起着至关重要的作用。根据串行链路抖动和噪声分类[4]，PLL和CDR是唯一可以补偿正弦抖动(SJ)、有界不相关抖动(BUJ)和随机抖动(RJ)的机制。如果进一步与今天的HSIO挑战相关联，这些抖动分量是在低误码率下关闭链路边缘的主要因素。我们不会积极讨论和研究CDR和PLL在情商表现中的作用，但是，在开发串行链接时，应该记住这两者。
均衡方案的特性与性能
数据速率< 56 Gbps的通用EQ架构
虽然每个HSIO器件的设计都不同，但在半导体材料、工艺、电路实现和微观/宏观层面的控制算法方面的可用技术，以及它们的成熟度水平，使得整体均衡架构收敛于某些类似的方案。更具体地说，一个实用或合理的设计必须符合功率、性能和(芯片)面积(PPA)矩阵，这样产品才能有效地制造和部署。
在速度高达50~56Gbps的HSIO链路上，大多数收发器具有以下均衡方案:发射机FIR，接收机CTLE，模拟DFE和模拟CDR。那么让我们来看看这些EQ方案的PPA矩阵及其性能。EQ结构如图6所示。
TX冷杉
性能:TX FIR有效补偿ISI，但有限制。它可以补偿游标前和游标后的ISI，但只能在比特或波特级。TX FIR的缺点是峰值功率限制，其中严重的均衡将降低有效输出振幅，以及较短的抽头长度，其中TX FIR通常也限制为2个前标和2个后标抽头。使用TX FIR的主要问题是FIR系数的确定。对于没有back channel和相关协议支持的串行链路，TX FIR系数是固定的，需要在开云体育官网登录平台网址部署前确定。
电源:TX FIR在电源使用方面是有效的，因为时钟时间通常在发射机端是现成的。TX FIR可以使用模拟电路实现，也可以使用DAC实现。
区域:与电源考虑类似，考虑到上面提到的限制，实现TX FIR的开销很少。
RX CTLE和VGA
性能:基于多种原因，CTLE在均衡中扮演着重要的角色。CTLE使用模拟电路实现，理论上可以匹配或反转通道的前游标和后游标部分的损耗特性。它不仅能提高信号失真比，而且能恢复输入信号的幅值。CTLE的缺点包括:噪声放大，使高频噪声恶化，由PVT(过程、电压和温度)变化引起的特性变化，以及在设计完成后通常不能适应或改变其特性的不灵活性。
电源:CTLE是节能的，因为它主要工作在更小的信号区域。
面积:与电源相同，CTLE消耗的芯片面积较小。
RX模拟DFE
性能:DFE可以在模拟域中实现，其中输入的波形或信号可以用过去的决策和适应的DFE系数进行调整。DFE需要CDR才能正常工作，因为它需要知道时钟时间和恢复的数据符号。然后补偿/调整需要在单个符号单位间隔时间内计算并应用于数据路径上。正如前一节所解释的，由于其IIR结构和相对较短的tap长度，DFE可以提供强大的长尾校正。这归功于数据速率低于56Gbps的最佳设计选择。
功率和面积:严格的时序要求加上延长分接长度的需要使得模拟DFE设计更具挑战性，在56Gbps数据速率以上，功率和面积效率更低。
其他EQ方案
有人可能已经注意到RX FFE不是常见的EQ特征的一部分。让我们执行一个PPA分析，看看它的表现如何。
性能:DFE只能够补偿游标后ISI, FFE能够处理游标前和游标后通道效应。从本质上讲，FFE比CTLE更灵活，可以适应更多的通道特征。模拟FFE可以部署在接收机中，用作主要线性EQ或CTLE的补充，它可以适应和补偿CTLE和设备的PVT变化。
功率和面积:实现模拟FFE具有挑战性，因为它涉及到模拟延迟线的使用。众所周知，模拟延迟线耗电，它，像CTLE，是受PVT变化。对于支持多种协议或数据速率的收发器，将需要可调延迟线设计，这将使情况更加困难。这是模拟FFE没有成为通用产品特性的关键原因。
新一代EQ架构
随着数据速率的增加，HSIO设备和组件设计人员面临着不断缩减的时间预算(假设他们使用相同的编码/调制方案或降低信噪比，并假设使用更高级别的编码方案)。无论采用何种方法，对更强大的EQ方案的需求仍然存在。
处理更复杂的信道特性和EQ方案的需求将设备设计者推向了基于adc的接收机设计。基于adc的设计的优点包括能够使用更精细的均衡和自适应方案以及FFE/DFE丝锥长度的扩展。然而，随着ADC和基于dsp的EQ设计的增加，人们不应该忽视这种设计方法带来的额外面积/功耗、带宽限制和复杂性方面的影响(见图7)。
TX冷杉
与上一代设计相同。TX FIR的PPA不变。
RX CTLE和ADC
CTLE的作用保持不变，因为它被设计用来执行ISI补偿。为什么不使用ADC和基于dsp的EQ来取代CTLE?要回答这个问题，我们必须看看基于adc的接收器是如何工作的。ADC是一种采样系统，它以符号或子符号速率对输入信号进行采样和数字化。这意味着我们需要知道时钟时间与预先确定的ADC分辨率。由于大多数接收机必须从输入信号中恢复时钟时间，具有CTLE将使时间恢复更快，更容易和更稳定。此外，CTLE将提高ADC输入信号的SDR。这意味着CTLE的性能与ADC的分辨率之间存在一定的关系。众所周知，基于ADC的系统的性能和效率在很大程度上取决于采样率和ADC分辨率。在ADC之前有一个有效的CTLE将大大提高RX的PPA总分。
同样的论点也适用于VGA，它提供传入信号的幅度控制。CTLE提高了ADC输入信号的SDR，而VGA通过将输入信号的动态范围与ADC的最佳工作范围(即ADC的感知尺度和线性度)匹配来提高信噪比。
