不同的共面波导(CPW)结构在过去已经被研究过。例如，CPW是温在1969年[1]，[2]提出的。[3]中的Gupta列出了各种类型的CPW:有限介质厚度的CPW，有限地平面宽度的CPW，带覆盖屏蔽的CPW，带覆盖屏蔽的导体背CPW，导体背CPW，多层CPW，不对称CPW和有限介质厚度共面波导(CBCPW)的不对称CPW。Wolff在[4]中检查CPW。最近，人们对5G应用[5]、高速数字应用[6]-[9]和光学频率[10]的毫米波频率的PCB和集成电路上传输线的宽带特性重新产生了兴趣。研究了具体的传输线特性，从铜的粗糙度建模[11]，[12]，CPW中通孔的放置[12]-[18]，并将CPW的性能与[19]中的微带进行了比较。
带状线是高速数字电路的首选传输线。带状线的优点是它支持TEM模式，因此没有色散，也没有较低的截止频率。条带线具有低辐射，此外，远端串扰为零，因为对称产生相对电容和电感耦合，近似等于[20]。然而，对于特定的传输线阻抗，信号带的宽度到基板的高度必须固定，这限制了带线的设计灵活性。
CPW的优势在于它的设计灵活性。cpw可以在厚基材上制造。在CPW中实现特定特性阻抗的设计准则是信号条带宽度与间隙的比值。(信号带宽度与基片高度的比例不需要固定，就能产生50欧姆的线。)只要间隙尺寸小于衬底厚度[1]，特性阻抗与衬底厚度无关。为了避免寄生微带模式，微带的宽度和间隙必须小于到下地面或上地面的距离。为了避免带状线模式，间隙必须小于信号线宽度。
通过孔可以在条带线和CPW中引入，以防止平行板波导模式，但这增加了制造复杂性和成本。此外，空气桥可以被引入，以消除槽线(又名奇数CPW)模式。与微带[21]相比，CPW的尺寸可以更小，因此也可以更小。为了使平行板模式最小化，可以将与信号线同层的接地面尺寸做得更小，使结构有限地共面波导(FGC)。
在实践中，基材的底部通常是金属化的，用于结构支撑和改善多层板中层与层之间的隔离。顶部金属盖也存在于封装电路中，使大多数CPW结构具有导体支持的CPW盖屏蔽。本工作研究了适用于Intel架构平台[22]等多层板的带屏蔽和有限尺寸接地的嵌入式导体衬底CPW。本文对带屏蔽损耗、模态分析和耦合的条带线和导体衬底FGC进行了比较研究。
仿真设置
利用HFSS中的模态分析，首次对FGC和带状线进行了单线模拟。对于单条线，为CPW和长度为4mil的带状线设置了四种模式。然后使用HFSS去嵌入功能将结果去嵌入到1英寸。
在模拟中使用FR-4板的典型值:r= 4:4, tan = 0:02 = 5:78．使用HFSS中的Groiss模型[23]选项，粗糙度设置为RMS=6 m。对所有金属表面设置相同的粗糙度。在这种情况下，CPW性能很可能被低估了，因为信号带一侧的粗糙度，即场集中的地方，较低[19]。所有金属都有1/2oz的有限厚度，或t = 0:7 mils。介质损耗采用简单损耗模型。
带状线的尺寸是使用Keysight高级设计系统[24]中的Linecalc设计的。基板的尺寸最初使用的是典型的基于intel的多层板。在多层堆叠中，层是芯、预浸料和铜箔。在这个模拟中，电介质材料是典型的FR4均质衬底，核心和预预件具有相同的电介质性能。带状线信号宽度设置为w=7 mils，与任一地的距离保持为9 mils，以保持50欧姆阻抗。
利用[26]和ADS中的方程，在Matlab[25]中计算带屏蔽阻抗的导体背背CPW，设置信号线宽度为7mils，增大与地的距离，直到衬底高度h=12mils时寄生微带模式最小化。然后将CPW到地面平面的距离设置为16mils。对于50欧姆-欧姆线路，间隙为g = 4密耳。通过对广义s参数的分析，验证了HFSS中输电线路阻抗仿真的成功实现。
损失的定性
模拟CPW和带状线模式如图1和2所示。对HFSS中所有模式的衰减和相位常数进行了模拟。CPW和条带线的优势模具有较大的实相位常数400radm和衰减常数(10np /m在10ghz)。模拟中的其他非主导模式是可消失的。
图1。偶数(cpw)模式的向量表示。
图2。寄生槽线(奇数)模式的矢量表示。
为了估计每种损耗对嵌入CPW的影响，依次添加铜的电导率、介质损耗和粗糙度，如图3和4所示。这里使用了最坏的情况，假设所有信号和地面表面的粗糙度为6米。从图中可以看出，当表面深度为0.1 GHz时，粗糙度变得非常重要。为了公平地比较感兴趣带宽中的损耗，在总功率中减去插入损耗和返回损耗，如式1所示。介质损耗是造成总损耗的最大因素。
图3。损失对CPW损失的贡献。(a)欧姆损失(b)欧姆和介电损失(c)组态、介电和粗糙度。
图4。损失对CPW损失的贡献。(a)欧姆损失(b)欧姆和介电损失(c)组态、介电和粗糙度。
边缘耦合CPW和带状线比较
在本节中，模拟了两个边缘耦合cpw和条带线，如图5所示。两条带状线之间的水平分离间隙以5mil增量从5mils变化到15mils。在CPW中，两个CPW之间的中心地面宽度变化相同的距离。使用终端仿真模拟4mils粗线段，有一个996mils去嵌入端口。波口被分配到电路的正面和背面，如图5所示。波口的大小被选择以使高阶模式，包括来自波口的波导模式不传播。选择上、下、侧接地作为参考导线，在左右中心导线和中间接地处分别放置三个端子。侧地被指定为通过波口边缘的地。中间地面终端重新调整为10个6指定另一个接地导体，中心导体重新归一化为50欧姆。CPW和未耦合条带线均为50欧姆，回波损耗均在30dB以上。
在所有配置中，CPW的性能都显著优于带状线，如图6和7所示。图6和图7中的虚线表示分离为5密耳的边缘耦合导体的隔离和耦合，实线表示分离为10密耳，虚线表示分离为15密耳。上面的虚线代表条带线，下面的线代表CPW。共面CPW线的密度可以显著增加，以产生与带状线相同的耦合和隔离。例如，两个相距5mils的边缘耦合cpw的耦合与两条相距15mils的条带线的耦合相同。通过减小间隙宽度，可以进一步减小CPW中的耦合，从而将场更紧密地限制在间隙[27]内。
图5。边缘耦合CPW线。
图6。两种边缘耦合CPW和条带线的耦合比较。
图7。两种边缘耦合CPW和条带线的隔离比较。
横向耦合CPW和带状线比较
图8中显示了两个宽耦合cpw，并以类似的配置模拟了带状线。在HFSS中采用终端仿真对电路进行仿真。舷侧耦合线之间的距离分别为4,6,8mils。图9和10上的标签显示了对称轴、x-y平面和每条线之间的距离。模拟的执行方式与前一个类似，除了这一次，只有输入端口被去嵌入并重新规格化到50欧姆。输出波口未进行归一化，表现出完全匹配的条件，s参数归一化为频率相关阻抗，表现出隔离和耦合的明显区别。结果与50欧姆常数仪器的测量结果不一致，但在两种情况下更容易看到耦合和隔离之间的差异。CPW线的耦合和隔离比带状线低。如果线路不携带差分信号，这是有益的。
图8。舷侧耦合CPW线。
图9。两个宽耦合带状线和cpw的耦合。
图10。两个宽耦合带状线和cpw的隔离。
结论
在高速数字电路中，最大限度地减少信号层的数量，限制层的过渡，并去除带状线中的隔离接地层，以减少层数，从而降低多层板的价格和重量。我们表明，与stirline相比，具有覆盖屏蔽的嵌入式CPW提供了更大的设计灵活性和更高的封装密度，具有可比的耦合和隔离性能。
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本文最初发表于EDI CON USA 2018。
