仿真结果
内外均衡研究的仿真模型如图13所示，
图13:内外EYE均衡仿真模型
利用典型有源CTLE对长信道、中信道和短信道进行了仿真。开云体育官网登录平台网址接收机在前回路操作阶段单独优化。然后，在后向信道运行阶段，通过对前游标和后游标进行网格搜索，实现发射机性能图优化。
长通道模拟，发射机发射设置为1300mV和800mV。垂直边缘和水平边缘等高线图绘制于图14和图15。很明显，800mV发射比1300mV发射有明显的相对较低的电压裕度，这表明对于长信道来说，需要更高的发射机发射电压。在TX发射后，由于有限电源模拟前端的信号净空减少，振幅压缩开始生效。
短通道模拟，发射机发射设置为1300mV和800mV。垂直边缘和水平边缘等高线图如图16和图17所示。他们表明，即使在将发射机振幅降低到800mV后，工作余量也远远好于长通道工作EYE余量。
EYE高度余量超过一定阈值并不会带来任何抖动容忍性能。为了降低操作系统功率，发射机发射幅值可以在短信道内减小。这反过来又降低了系统XTLK地板，由于减少发射机发射振幅在短信道，有利于强调长信道的操作边际。
因此，外部均衡环路的应用有可能提供改进的长信道性能，并通过降低较短到达通道中的发射机振幅来降低整体系统运行功率。
长信道模拟
图14:对于高TX振幅的优化接收机设置，长通道水平(%UI)和电压(峰值mV)裕度是CP1/CM1的函数
图15:低TX振幅优化接收机设置的长通道水平(%UI)和电压(峰值mV)裕度作为CP1/CM1的函数短通道模拟
图16:短通道水平(%UI)和电压(峰值mV)裕度作为接收机CP1/CM1的函数，用于固定优化的高TX振幅接收机设置
图17:短通道水平(%UI)和电压(峰值mV)裕度作为低TX振幅固定优化接收机设置的函数接收机CP1/CM1
通过串扰灵敏度研究，评估了发射机振幅、发射机回转速率和发射机前后光标对受害接收机EYE高度和宽度裕度的影响。在本研究中，使用一个NEXT通道靠近受害接收机，一个FEXT通道靠近受害接收机，如图18所示。
图18:模拟中最坏情况下的NEXT和FEXT频率响应
使用PCIe参考接收机进行了模拟，以量化XTLK对受害者接收机的影响，这是由于发射机振幅、转换速率和攻击者的去强调。这项研究有助于我们确定在XTLK缓解方案中使用外部均衡层利用PCIe Gen4收发器的Lane裕度特性调整发射机振幅、转换速率和前后强调的优先级。下面将介绍研究结果。
XTLK路径发射机振幅灵敏度研究
由发射机发射振幅引起的XTLK影响是通过用接近完美上升时间信号的发射机振幅刺激所选的NEXT和FEXT来确定的(急剧上升时间用于激发超出奈奎斯特频率的XTLK频谱)。计算得到的均方根XTLK在mV中的等高线图如图19所示。
等高线图表明，随着攻击端发射机振幅的增加，在受害者端数据决策锁存器输入端RMS XTLK也在增加。它还显示NEXT XTLK的影响略高于人们预期的FEXT XTLK。在这个s参数示例中，以825mV发射的NEXT攻击发射器在受害接收机上产生2.1mV RMS XTLK，而以1060mV发射的FEXT攻击发射器在受害接收机上产生2.1mV RMS XTLK。
图19:XTLK路径发射机振幅对受害接收机的影响
XTLK路径转换率敏感性研究
由发射机上升/下降时间引起的XTLK影响是通过扫描20%-80%上升下降时间来刺激所选的NEXT和FEXT s参数，并将发射机振幅设置为1000mV，前后强调设置为0dB来确定的。计算得到的均方根XTLK在mV中的等高线图如图20所示。急剧的上升/下降时间在传输信号中产生超出奈奎斯特频率的高频频谱内容。等高线图清楚地显示RMS XTLK随着上升/下降时间的减少而增加。
在FEXT的情况下，高频频谱内容将衰减为通道长度诱导的插入损失的函数。然而，在邻近攻击者的NEXT情况下，由于攻击者信道的近距离，高频频谱能量不会受到衰减。开云体育官网登录平台网址
等高线图显示，NEXT的0.15UI上升/下降时间向受害接收机注入2.7mV的RMS XTLK，而FEXT的0.45UI上升时间向受害接收机注入相同数量的RMS XTLK。因此，通过外部均衡实现的NEXT路径上升/下降时间均衡比FEXT路径上升/下降均衡具有更高的优先级。
图20:XTLK路径发射机转换速率对受害接收机的影响
XTLK路径发射机前/后去强调灵敏度研究
由于游标前或游标后均衡，攻击方信道发射机去强调的XTLK影响如图21所示。一般来说，由于发射机去强调的应用，发射机输出的平均信号幅值降低，这有助于遏制系统XTLK地板，只要奈奎斯特信号的上升/下降时间不是非常激烈。出于所有实际目的，如果发射机出现有效的均衡，可以减少上升/下降时间，但必须注意，在由于封装、连接器或PCB板本身的隔离问题而导致XTLK灵敏度成为问题的系统中，不要过于积极地处理上升/下降时间。
图21:XTLK路径发射机前后强调对受害接收机的影响
现在，我们使用PCIe Gen4参考CTLE演示了RMS mV XTLK对均衡信号EYE高度(噪声裕度)和宽度(抖动裕度)的影响。在这项研究中，我们使用了使用RMS mV FEXT和NEXT生成的XTLK，使用1000mV, 0.32UI的转换速率，以及0dB前和0dB后强调。我们将NEXT和FEXT XTLK在0到5mV之间缩放，并使用PCIe参考CTLE和tap有限的PCIe 2-tap DFE确定EYE余量。我们还扫描了3GHz到10GHz之间的参考CTLE峰值频率，以演示带外NEXT/FEXT对EYE边缘的影响。在实际的接收机中，CTLE峰值频率将随过程电压温度(PVT)角而变化。
在图22和图23中，我们给出了800mV和1300mV的仿真结果，以评估RMS XTLK底板对EYE边缘的影响。我们还展示了CTLE峰值频率定位对EYE边缘的影响。在左边的图中，我们表明，随着RMS XTLK的增加，EYE高度正在降低。我们还表明，随着峰值频率的增加，在这个被动CTLE中，通过不抑制高频XTLK, EYE高度也在降低。右边的图显示了最佳的CTLE峰值频率在3GHz-5GHz左右。随着CTLE峰值频率的增加，EYE高度的降低，允许更多的XTLK随信号进入波段，如图22所示。
图22:800mV发射机幅值下RMS XTLK和CTLE峰值频率对EYE高度的影响
图23:1300mV发射机幅值下RMS XTLK和CTLE峰值频率对EYE高度的影响
图24:与FEXT相比，NEXT的频率含量更高，性能下降更大
在图24中，分离了NEXT和FEXT项的影响，以测试这些单独的串扰组件的性能敏感性。如图18所示，NEXT相对于FEXT具有更大的高频含量。在图24中，A1 (A2)表示在CTLE峰值频率为10GHz时，3mV RMS水平的FEXT (NEXT)导致的眼高下降，B表示NEXT相对于FEXT的额外损失。
当CTLE峰值频率超过最佳设置时，FEXT和NEXT情况下的信号不均衡分量同样增加，而与串扰相关的分量在NEXT情况下增加更快。因此，通过调整相邻串扰源的发射幅度或升降时间，可以更好地减小系统中最薄弱环节所看到的NEXT分量。通过更好地优化受害路径接收机中的CTLE峰值频率，还可以提高性能。
在这项研究中，我们提出了在由多个PCIe通道组成的系统中，发射机振幅、转换速率和前后强调对RMS XTLK地板的影响的定量评估。通过模拟，我们演示了RMS XTLK下限和EYE边缘对受害者接收器的影响。我们还展示了在XTLK存在时，受害者接收器EYE边缘的CTLE峰值频率的影响。外部均衡层通过控制发射机信号幅值、转压速率和前后去强调来优化系统整体性能，使多余裕度的车道可以在发射机幅值减小、上升/下降时间增加的情况下运行，从而降低系统XTLK噪声底限。如果需要，它还允许增加最受压力的通道的发射机振幅和转换速率。
结论
PCIe Gen4引入了车道裕量作为一个必需的特性，使下游端口可以访问SerDes内部运行的EYE裕量。该特性的影响是深远的，预计将实现用于管理XTLK的系统级均衡方案，用于大批量制造的系统操作边际调优，以及通过外部均衡(在现场或远程)对边际系统进行现场诊断和调优。以外环系统优化为辅助，引导内环SerDes优化，开启了一波新的创新。在本研究中，我们探讨了使用Lane Margin方案的外环均衡的协议方面、算法方面和性能方面。
本文中的数据最初发表于DesignCon2017年获最佳论文奖。
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作者(年代)传记
穆罕默德·莫宾他在南卫理公会大学获得电气工程博士学位。他还持有南阿拉巴马大学和孟加拉国工程技术大学的MSEE和BSEE。在过去的十多年里，M. S. Mobin一直致力于SerDes体系结构定义、系统建模和仿真。他深入研究了信道均衡和定时恢复技术。目前，他是Broadcom Ltd.的杰出工程师。他以自己的名义获得了100项美国专利;他在IEEE生物医学工程会刊和其他会议上发表了多篇论文。他在PCIe EWG标准委员会中代表Broadcom Ltd。
夏海涛(托尼)他是博通有限公司的研发总监，领导用于数据存储系统的高级读通道和Serdes架构的研发。他曾担任IEEE数据存储技术委员会主席和华裔美国信息存储学会(CAISS)主席。在Avago/LSI工作之前，夏博士曾在硅谷初创公司Linked-A-Media Devices工作，从事磁记录通道和非易失性存储器领域的信号处理和编码。开云体育官网登录平台网址夏博士在同行评审期刊/会议上发表了20多篇文章，并拥有100多项美国专利。夏博士是IEEE高级会员。
Aravind Nayak他是宾夕法尼亚州阿伦敦博通有限公司的首席工程师。他拥有佐治亚州亚特兰大佐治亚理工学院电气工程博士(2004年)和硕士(2000年)学位，以及印度马德拉斯印度理工学院电气工程学士(1999年)学位。主要研究方向为磁记录读通道信号处理和SerDes应用。
基因Saghi是博通有限公司的首席工程师。他在普渡大学获得博士学位，康奈尔大学获得学士学位，威奇托州立大学获得学士学位;都是电气工程专业。他拥有超过30年的工程经验，从电路板级设计到ASIC设计，再到大学电气工程的教学和研究。目前，他是IO控制器和raid芯片控制器的硬件架构师。他在PCI Express Protocol Working Group委员会代表Broadcom Ltd。
克里斯托弗·j·亚伯他是博通有限公司的工程总监，负责数据控制器部门SerDes IP的模拟和混合信号设计。他专注于模拟和混合信号IC设计超过20年，并在过去15年专注于SerDes设计。他在模拟设计、数据转换器和SerDes领域拥有20多项美国专利。1995年获美国俄亥俄州立大学电气工程博士学位。
莱恩·a·史密斯是博通有限公司的工程总监，负责存储SerDes设计和SAS/SATA协议设计。他拥有超过25年的工程经验，从设计到管理几代调制解调器和光纤通道，SAS, SATA, PCIE SerDes设计。他在调制解调器、音频编解码器和SerDes设计领域拥有超过100项美国专利。
小君么他目前是圣何塞博通有限公司的高级架构工程师。在加入Avago之前，他在卡耐基梅隆大学担任博士后研究员。他于2013年获得新加坡南洋理工大学电气与电子工程博士学位，2008年获得中国哈尔滨工业大学学士学位。他的研究方向包括信号处理、均衡、锁相环、硬盘驱动器(HDD)读通道的检测和解码算法以及高速串行/反串行(SerDes)通信。
