本文介绍了利用PCIe Gen4规范[1]中引入的PCIe Gen4 lane Margin能力进行PCIe交叉通道发送/接收(收发器)优化的外环均衡概念。经典的PCIe收发器通道优化，这里称为内环均衡，是在每个通道的基础上完成的，而不需要注意相邻通道的条件。相邻车道可能有超额的经营利润，并对其相邻车道构成侵略。另一方面，相邻车道可能是受害者，如果侵略相邻车道的超额营业利润能够减少，则相邻车道可能会受益。
引入外环均衡的目的是提供一种跨所有车道全面而稳健地优化系统的方法，而不是局限于单个车道的优化。我们简要介绍了PCIe Gen4 lane margin, lane margin硬件/软件功能范围的最佳模式使用模型，lane margin用于外环路均衡的应用场景，以及与lane margin能力相关的潜在风险及其缓解措施。概述了PCIe Gen4系统中的应力源。我们从缓解的角度讨论处理串扰(XTLK)的选项，而不是从均衡的角度[13-25]。我们定义了内部和外部均衡回路的角色和边界，并详细说明了它们如何相互补充，以实现系统级优化的共同目标。我们演示了使用外循环均衡可以实现的预期性能改进。
PCIe Gen4 Lane Margin与应用模型
以PCI Express (PCIe)第3代为中心构建可靠且可大批量生产的系统已被证明是困难的。PCIe第4代系统将面临更大的挑战，因为:
- 开云体育官网登录平台网址由于频率翻倍，频道被推到了运行极限
- 没有引入任何纠错方案的激进信道损耗规范。
- 大量的平台和设备必须大批量生产，每个平台和设备在工艺、电压和温度(PVT)范围内变化不同。
- 虽然计时器有帮助，但它们目前缺乏可控性和可观察性。
- 经验表明，应该在运行实际流量时确定生产系统中的链路健康状况。
为了应对这些挑战，PCI Express Gen 4规定并要求在链路处于L0时进行非破坏性的通道边界。车道边距的主要使用案例有:
- ASIC /板/系统设计
- 评估ASIC/板/系统在运行条件下的信号完整性
- 在开发过程中管理风险和成本权衡
- 制造与系统集成
- 根据真实的营运利润反馈，维护过程和组件控制
- 在制造过程中捕捉细微的硬件缺陷
- 测试组装和配置的系统
- 外接程序卡/模块鉴定
- 系统集成后自主开发的系统和模块的测试
- 确保集成系统的电气互操作性
- 现场问题诊断
- 确定信号完整性是否是根本原因
- 远程评估系统显示问题的信号完整性
另一方面，车道边际的实现给硬件和软件供应商带来了巨大的责任。它为病毒提供了一个脆弱的入口点，可以通过在给定时间将PCIe系统置于边际模式来潜在地关闭整个PCIe生态系统。需要通过BIOS和计时器进行硬件和软件保护，以应对此类风险。
PCIe通道边际允许确定每个接收器(Rx(A)， Rx(B)， Rx(C)， Rx(D)， Rx(E)和Rx(F))从下游端口到上游端口并返回的操作边际，如图1所示。余量信息包括电压和时间，从当前接收器工作位置的任意方向。所述软件通过对应于与所述接收器相关联的端口的通道边界和控制状态寄存器控制并获取关于所述特定接收器的状态信息。计时器不包含响应配置数据包的基础设施;因此，在下游方向上使用控制SKP有序集将控制传递给计时器。retimer使用上游方向的控制SKP有序集返回状态和错误信息[1,4 -7]。
图1:PCIe Gen4 Lane Margin方案概述
通道边界控制采用命令的形式，指示接收器将采样点在时间上向左或向右移动指定的步长，或在电压上向上或向下移动指定的步长。每个接收器报告其功能以响应软件查询。这些功能包括最大电压偏移量、最大定时偏移量、电压步数、定时步数、定时采样率、电压采样率、最大通道数(可同时边缘的最大通道数)、独立误差采样器、实际数据采样器(表明边缘是否会在数据流中产生错误)等。图2显示了最大时序偏移和最大电压偏移的允许范围。
图2:PCIe二维Gen4 Lane在电压和水平方向的裕度
PCIe Gen4基本规范允许包含独立数据采样器(除了实际数据采样器)的接收器，或仅包含实际数据采样器的接收器。当存在独立的数据采样器时，serde会检测并报告错误。在没有独立数据采样器的情况下，通过计算检测到的奇偶校验错误的数量和进入LTSSM恢复状态的条目的数量来检测链路中的错误。虽然规范允许在移动数据样本位置方面进行边距，但实际的边距方法是特定于实现的。例如，定时/电压裕度可以通过向数据样本注入适量的应力/抖动来实现，使其保持在固定位置，或者通过调整数据采样器或独立采样器的相位和电压偏移来实现。
图3:PCIe Gen4 Lane mMargin使用模型流程图
接收器的完全成熟的边缘过程将包括两个方向的时间边缘和两个方向的电压边缘(见图2)。应该注意的是，支持电压边缘是可选的。图3显示了在一个方向上进行车道边距处理的典型流程图示例，用于定时边距。每次通过流量时，定时偏移量都会增加。在此过程之前，软件将设置错误计数限制。在车道边距过程中，如果达到错误计数限制，车道边距将停止，接收方将返回其预边距设置。软件报告的余量是在失败的设置之前的设置。
图4给出了一个示例MAC-PHY接口。PHY完成EYE的所有物理测量。MAC负责协议级通信的封装和反封装。通常，MAC和PHY之间的命令和状态接口是按照Intel PIPE规范[8]中的定义实现的。图4显示了一个解码的命令和PHY状态接口示例，在PCIe Gen4规范中有详细说明。
图4:设备端MAC-PHY信号接口示例，带有详细的逻辑子块- serdes接口
PCIe Gen4系统压力来源及缓解策略
一个非常简单的PCIe系统用于识别系统中的应力源，如图5所示。
图5:系统的PCIe部分中的XTLK和耦合
PCIe Gen4系统中系统级损伤/耦合/反射的主要来源可以确定为[9-11]:
- Gen4系统中的XTLK源位于器件封装、连接器、走线长度和分离、发射机幅度、上升/下降时间、发射机去强调、发射机和接收机层之间相对侧的板隔离中
- Gen4中的反射源位于电缆/走线连接处、通孔/通孔存根、连接器、PCB缺陷、粗糙度和终端
- PCIe Gen4中增加的插入损耗减少了Nyquist插入损耗和基本XTLK层之间的dB差异，使PCIe系统容易受到XTLK引起的错误的影响。
- 不可补偿的插入损耗偏差由于周期/周期零和共振
- 系统中各种来源的随机噪声/脉宽抖动和周期性抖动
一个灵活的可重新配置的PCIe系统可能有8、16、32等通道，或者介于两者之间，以支持高端图形到低端应用空间。PCIe控制器将一组1xN1、1xN2等通道分组，以支持多个同时操作的设备。这种将通道分岔成一组通道的多个分支，为同时操作设备的应用空间创造了接口。每个应用程序只知道自己的车道。只有主机具有所有通道的全局可见性，并且可以使用本文介绍的外层均衡发起任何XTLK缓解方案。
由于通道的物理布局，从边缘连接器到设备端或主机端，一些通道将比其他通道传输更长的电距离。除非用更宽更细的走线来调整电距离，否则一条线所看到的损耗将与另一条线不同。较长的线路比较短的线路具有更高的插入损耗(如图6所示)，使得较短的线路(携带未衰减的高能信号)比较长的线路(携带衰减的弱信号)更具优势。
图6:在AIC中从边缘连接器到ASIC的密集路由中通道之间的XTLK示例
通常在给定的主机/设备端，出口和入口通道位于电路板的另一侧，以减少发送和接收通道之间的耦合。但是在外接卡(AIC)或主板、连接器或封装连接处沿着运行长度的通道内交互是不可避免的。具有较高信号摆幅的低损耗车道对其具有较高损耗的相邻车道具有较低信号摆幅的冲击。
从链路伙伴发送器到本地接收器的远端串扰(ext)沿着物理走线传播，并继续与其他通道耦合，但其高频内容沿路径衰减的速率与信道损耗相同。因此，在接收器输入引脚处减少了ext高频影响。
另一方面，从本地发射机到本地接收机的近端串扰(NEXT)表现不同。在一个好的设计中，发射器和接收器位于电路板的相对两侧，从而产生良好的隔离，平均XTLK地板较低。但低频和高频含量之间的能谱差异较小。由于通道之间封装隔离不良，高频NEXT的任何显著存在都会影响奈奎斯特频率附近已经衰减的信号频谱，如图7所示。
为了进行系统级优化，需要对NEXT频谱进行适当的处理。NEXT和ext的功率和是发射机发射幅度、前后光标去重点和发射机信号转换率的函数。这些发射机参数的调整是提出的外层均衡的一个很好的候选。基于摆压率，信号频谱可以在奈奎斯特频率之外的更高频率，使系统容易受到NEXT(在奈奎斯特频率之外具有更高的能量底限)和较小程度的ext(在奈奎斯特频率之外具有更低的能量底限)的影响。
