本文介绍了使用PCIe Gen4规范[1]中引入的PCIe Gen4车道裕度能力来优化PCIe跨车道发送/接收(收发器)的外环均衡概念。经典的PCIe收发器车道优化，在这里被称为内环路均衡，是在每个车道的基础上完成的，而不关注相邻车道的状况。相邻的车道可能有多余的操作裕度，并作为一个攻击它的邻居。另一方面，相邻车道可能是受害者，如果攻击者相邻车道的超额操作裕度可以减少，则相邻车道可能会受益。
引入外环路均衡的目标是提供一种跨所有车道对系统进行整体稳健优化的方法，而不是局限于单个车道的优化。我们简要介绍了PCIe Gen4车道裕度，车道裕度硬件/软件能力范围的最佳模式使用模型，车道裕度外环均衡的应用场景，以及与车道裕度能力相关的潜在风险及其缓解措施。介绍了PCIe Gen4系统中应力的来源。我们从缓解的角度而不是从均衡的角度讨论了处理串扰(XTLK)的选项[13-25]。我们定义了内部和外部均衡循环的角色和边界，并详细说明了它们如何相互补充以实现系统级优化的共同目标。我们演示了使用外循环均衡可以实现的预期性能改进。
PCIe Gen4车道裕度及其应用模型
事实证明，基于PCI Express (PCIe) Gen 3的可靠且可大批量生产的系统是非常困难的。PCIe第4代系统将带来更大的挑战:
- 开云体育官网登录平台网址由于频率翻倍，频道被推到运行极限
- 激进的信道损耗规范，而不引入任何纠错方案。
- 大量的平台和设备必须大批量生产，并且每个平台和设备在工艺、电压和温度(PVT)范围内都有不同的变化。
- 虽然计时器有帮助，但它们目前缺乏可控性和可观察性。
- 经验表明，应该在运行实际流量时确定生产系统中的链路健康状况。
为了解决这些挑战，PCI Express Gen 4指定并要求在链路处于L0时进行非破坏性的车道边缘划分。车道划分的主要使用案例有:
- ASIC /板/系统设计
- 在工作条件下评估ASIC/板/系统信号完整性
- 在开发过程中管理风险和成本权衡
- 制造与系统集成
- 维护过程和组件控制与真正的操作眼余量反馈
- 在制造过程中捕捉细微的硬件缺陷
- 测试组装和配置的系统
- 外接插件卡/模块确认
- 系统集成后对自主开发的系统和模块进行测试
- 确保集成系统的电气互操作性
- 现场问题诊断
- 确定信号完整性是否是根本原因
- 远程评估显示问题的系统中的信号完整性
另一方面，车道边界的实现需要硬件和软件供应商承担很大的责任。它为病毒提供了一个脆弱的入口点，这些病毒可能会在给定时间将PCIe系统置于边际模式，从而关闭整个PCIe生态系统。需要通过BIOS和定时器进行硬件和软件保护，以应对此类风险。
PCIe通道裕度允许确定每个接收器(Rx(A)， Rx(B)， Rx(C)， Rx(D)， Rx(E)和Rx(F))从下游端口到上游端口和返回的工作裕度，如图1所示。裕度信息包括电压和时间，从当前接收器操作位置的任意方向。软件通过与接收机相关联的端口相对应的车道裕度和控制状态寄存器来控制和获取关于特定接收机的状态信息。retimer不包含响应配置数据包的基础结构;因此，取而代之的是，在下游方向上使用控制SKP有序集将控制传递给重计时器。重计时器在上游方向使用控制SKP有序集返回状态和错误信息[1,4 -7]
图1:PCIe Gen4车道裕度方案概述
车道边缘控制采用命令的形式，命令接收器将采样点按指定的时间向左或向右移动几步，或按指定的电压向上或向下移动几步。每个接收器报告其能力以响应软件查询。这些功能包括最大电压偏移量、最大定时偏移量、电压步数、定时步数、定时采样率、电压采样率、最大通道(同时可进行边距的最大通道数)、独立错误采样器、实际数据采样器(表示边距是否会在数据流中产生错误)等。图2显示了允许的最大定时偏移和最大电压偏移的范围。
图2:PCIe在电压和水平方向上的二维Gen4车道裕度
PCIe Gen4基本规范允许接收器包含一个独立的数据采样器(除了实际的数据采样器之外)，或者接收器只包含实际的数据采样器。当存在独立的数据采样器时，SerDes将检测并报告错误。在没有独立数据采样器的情况下，通过计算检测到的奇偶校验错误的数量和进入LTSSM恢复状态的条目数量，可以在链路中检测到错误。虽然规范允许在移动数据样本位置时使用空白，但实际的空白方法是特定于实现的。例如，定时/电压边缘可通过向数据样本注入适量的应力/抖动使其保持在其固定位置，或通过调整数据采样器或独立采样器相位和电压偏移来实现。
图3:PCIe gen4l Lane mMargin使用模型流程图
接收机的完整的裕量计算过程包括两个方向的时间裕量和两个方向的电压裕量(见图2)。应该注意的是，对电压裕量的支持是可选的。图3显示了用于定时边缘的单向车道边缘处理的典型流程图示例。每次通过流，定时偏移量增加。在此过程之前，软件将设置错误计数限制。在车道边距处理过程中，如果达到错误计数限制，则停止车道边距，并且接收机返回到其预边距设置。软件报告的裕度是失败设置之前的设置。
图4给出了一个MAC-PHY接口示例。PHY负责眼部的所有物理测量。MAC执行协议级通信封装和解封装。通常，MAC和PHY之间的命令和状态接口是在Intel PIPE规范[8]中定义的。一个经过解码的命令和状态接口到PHY的示例如图4所示，并在PCIe Gen4规范中详细描述。
图4:带有详细逻辑子块- serdes接口的设备端MAC-PHY信号接口示例
PCIe Gen4系统压力来源和缓解策略
一个非常简单的PCIe系统用于识别系统中的应力源，如图5所示。
图5:系统PCIe部分中的XTLK和耦合
在PCIe Gen4系统中，系统级损伤/耦合/反射的主要来源可以确定为[9-11]:
- Gen4系统中的XTLK源包含在设备包、连接器、迹线运行长度和分离、发射机振幅、上升/下降时间、发射机去重音、发射机和接收器层之间的板隔离中
- Gen4中的反射源位于电缆/迹线结点、通径/通径存根、连接器、PCB缺陷、粗糙度和终端
- PCIe Gen4中增加的插入损耗减小了Nyquist插入损耗和基本XTLK底板之间dB的差异，使得PCIe系统容易受到XTLK诱导的错误的影响。
- 不可补偿的插入损耗偏差由于周期/a周期空值和谐振
- 系统中各种来源的随机噪声/脉冲宽度抖动和周期性抖动
一个灵活的可重构PCIe系统可能有8、16、32等通道，或者介于两者之间，以支持高端图形到低端应用空间。PCIe控制器将一组1xN1、1xN2等通道分组，以支持多个同时操作的设备。这种车道分叉为一组车道的多个分支，为同时操作设备的应用程序空间创建了接口。每个应用程序只知道自己的车道。只有主机拥有所有车道的全局可见性，并且可以使用本文介绍的外层均衡发起任何XTLK缓解方案。
由于通道的物理布局，从边缘连接器到设备端或主机端，一些通道将比其他通道行进更长的电气距离。除非用更宽更薄的线调整电距离，否则一条车道看到的损耗将与另一条车道不同。较长的车道比较短的车道有更高的插入损失(如图6所示)，使得较短的车道(携带未衰减的高能信号)比较长的线路(携带衰减的弱信号)成为主要的攻击者。
图6:示例XTLK在AIC中从边缘连接器到ASIC密集路由的车道之间
通常在给定的主机/设备端，出口和入口通道位于电路板的相反一侧，以减少发射机和接收机通道之间的耦合。但是在外接插件卡(AIC)或主板上，在连接器或包结点上沿运行长度的通道内相互作用是不可避免的。携带较高信号摆动的低损耗车道对其携带较低信号摆动的高损耗相邻车道可能是一个高冲击攻击者。
从链路伙伴发射机到本地接收机的远端串扰(FEXT)沿物理迹线传播，并继续与其他通道耦合，但其高频内容衰减的速率与沿路径的信道损耗相同。因此，FEXT高频冲击在接收机输入引脚处减小。
另一方面，从本地发射机到本地接收机的近端串扰(NEXT)表现不同。在一个好的设计中，发射机和接收机位于板的相对两侧，从而产生良好的隔离，并且平均XTLK地板较低。但低频含量与高频含量的谱能差异较小。如图7所示，由于车道之间的包隔离差，任何显著的高频NEXT都会影响奈奎斯特频率附近已经衰减的信号频谱。
为了进行系统级优化，需要适当地处理NEXT频谱。NEXT和FEXT的功率和是发射机发射振幅、前/后游标去强调和发射机信号的转换速率的函数。调整这些发射机参数是一个很好的候选提出的外层均衡。基于转换速率，信号频谱可能处于高于奈奎斯特频率的更高频率，并使系统容易受到NEXT(高于奈奎斯特频率的更高能量下限)的影响，而对FEXT(高于奈奎斯特频率的更低能量下限)的影响较小。
